SPC5644AF0MVZ1 IC MCU 32BIT 4MB FLASH 324PBGA N✖P USA Inc.

Descrição

O núcleo do processador host do microcontrolador e200z4 é construído com base na tecnologia Power Architecture® e projetado especificamente para aplicações embutidas.Este núcleo suporta instruções para processamento de sinal digital (DSP).
O MPC5644A possui dois níveis de hierarquia de memória que consistem em 8 KB de cache de instruções, suportado por 192 KB de SRAM no chip e 4 MB de memória flash interna.O MPC5644A inclui uma interface de autocarro externa, e também um autocarro de calibração que só é acessível quando se utiliza o sistema de calibração vertical Freescale.
O presente documento descreve as características do MPC5644A e destaca importantes características eléctricas e físicas do dispositivo.

MPC5644A Microcontrolador

Ficha de dados
• Núcleo de Arquitetura de Potência de 150 MHz e200z4
Codificação de instruções de comprimento variável (VLE)
Arquitetura superescalar com 2 unidades de execução
¢ Até 2 instruções inteiras ou com vírgula flutuante por ciclo
¢ até 4 operações de multiplicação e acumulação por ciclo
• Organização da memória
Memória flash em chip de 4 MB com ECC e leitura enquanto se escreve (RWW)
¢ 192 KB de SRAM no chip com funcionalidade de espera (32 KB) e ECC
- 8 KB de cache de instruções (com bloqueio de linha), configurável como 2 ou 4 vias
14 + 3 KB eTPU código e dados RAM
¢ 5 x 4 interruptor de barra transversal (XBAR)
¢ MMU de 24 entradas
Interface de autocarro externa (EBI) com porta escrava e porta mestra
• Falha de protecção segura
Unidade de Proteção de Memória de 16 entradas (MPU)
¢ Unidade CRC com 3 submódulos
Sensor de temperatura de junção
• Interrupções
¢ Controlador de interrupção configurável (com NMI)
DMA de 64 canais
• Canais em série
¢ 3 x ICES
3 x DSPI (2 dos quais suportam micro segundo canal (MSC) a jusante)
3 x FlexCAN com 64 mensagens cada
1 x módulo FlexRay (V2.1) até 10 Mbit/s com canal duplo ou único e 128 objetos de mensagem e ECC
• 1 x eMIOS: 24 canais unificados
• 1 x eTPU2 (eTPU de segunda geração)
32 canais padrão
1 x módulo de reação (6 canais com três saídas por canal)
• 2 conversores analógicos-digitais (eQADC) em fila melhorados
- Quarenta canais de entrada de 12 bits (multiplexados em 2 ADCs); expansíveis para 56 canais com multiplexadores externos
6 filas de comando
O apoio ao desencadeamento e ao DMA
Tempo mínimo de conversão de 688 ns
• Carregador on-chip CAN/SCI/FlexRay Bootstrap com módulo de assistência de arranque (BAM)
• Nexo
Classe 3+ para o núcleo e200z4
Classe 1 para o eTPU
• JTAG (5-pin)
• Semáforo de desencadeamento do desenvolvimento (DTS)
Registo de semáforos (32 bits) e registo de identificação
Usado como parte de um protocolo de aquisição de dados desencadeado
O pin EVTO é utilizado para comunicar com a ferramenta externa
• Geração de relógios
O oscilador principal de 4 ̊40 MHz no chip
FMPLL on-chip (circuito de bloqueio de fase modulado por frequência)
• Até 120 linhas de E/S de uso geral
¢ Programável individualmente como entrada, saída ou função especial
¢ limiar programável (histerese)
• Modo de redução de potência: modo lento, de parada e de espera
• Sistema de abastecimento flexível
- 5 V de alimentação única com lastro externo
¢ Fornecimento externo múltipla: 5 V, 3,3 V e 1,2 V
• Pacotes
¢ 176 LQFP
¥ 208 MAPBGA
¢ 324 TEPBGA
CSP de 496 pinos (apenas ferramenta de calibração)