MT29F1T08CPCABH8-6:A IC FLASH 1TB PARALELO 166MHZ Micron Technology Inc.

Descrição geral

Os dispositivos Micron NAND Flash incluem uma interface de dados assíncrona para operações de E/S de alto desempenho.Existem cinco sinais de controlo utilizados para implementar a interface de dados assíncrona: CE#, CLE, ALE, WE# e RE#. Sinais adicionais de controle de hardware de proteção de gravação e monitoramento do estado do dispositivo (R/B#).
Esta interface de hardware cria um dispositivo de baixa contagem de pinos com um pinot padrão que permanece o mesmo de uma densidade para outra, permitindo atualizações futuras para ligações de maior densidade sem redesenho da placa.
Um alvo é a unidade de memória acessada por um sinal de ativação de chip.Um chip flash NAND é a unidade mínima que pode executar comandos independentemente e relatar o estado. Um chip NAND Flash, na especificação ONFI, é referido como uma unidade lógica (LUN). Há pelo menos um chip NAND Flash por sinal de ativação.ver Dispositivo e organização de matriz.
Este dispositivo possui um ECC interno de 4 bits que pode ser habilitado utilizando os recursos GET/SET.
Para mais informações, ver CCE interna e mapeamento da área de reserva para CCE.

Características

• Open NAND Flash Interface (ONFI) 1.0 compatível1
• Tecnologia de células de nível único (SLC)
• Organização
Dimensão da página x8: 2112 bytes (2048 + 64 bytes)
️ Tamanho da página x16: 1056 palavras (1024 + 32 palavras)
Tamanho do bloco: 64 páginas (128K + 4K bytes)
Tamanho do avião: 2 aviões x 2048 blocos por avião
¢ Tamanho do dispositivo: 4Gb: 4096 blocos; 8Gb: 8192 blocos 16Gb: 16.384 blocos
• Eficiência de E/S assíncrona
TRC/tWC: 20ns (3,3V), 25ns (1,8V)
• Desempenho da matriz
¢ Leitura da página: 25μs 3
Página do programa: 200 μs (TYP: 1,8 V, 3,3 V) 3
Bloco de apagamento: 700 μs (TYP)
• Conjunto de comandos: Protocolo ONFI NAND Flash
• Conjunto de comandos avançados
Modo de cache da página do programa4
- Leia o modo de cache da página 4
¢ Modo de programação única (OTP)
Comando de dois planos 4
¢ Operações de matriz intercalada (LUN)
¢ Identificador único de leitura
Bloqueio de bloco (apenas 1,8 V)
Movimento de dados internos
• O byte de estado de operação fornece um método de software para detectar
¢ Conclusão da operação
Condição de aprovação/reprovamento
¢ Estado de proteção de gravação
• O sinal Ready/Busy# (R/B#) fornece um método de hardware de detecção da conclusão da operação
• sinal WP#: Proteger todo o dispositivo
• O primeiro bloco (endereço de bloco 00h) é válido quando enviado da fábrica com ECC. Para o ECC mínimo exigido, ver Gestão de erros.
• O bloco 0 requer ECC de 1 bit se os ciclos de PROGRAMA/ERASE forem inferiores a 1000
• RESET (FFh) exigido como primeiro comando após ligação
• Método alternativo de inicialização do dispositivo (Nand_In it) após ligar (fábrica de contato)
• Operações internas de transferência de dados suportadas no plano a partir do qual os dados são lidos
• Qualidade e fiabilidade
¢ Conservação dos dados: 10 anos
Duração: 100.000 ciclos de programação/apagamento
• Intervalo de tensão de funcionamento
VCC: 2,7V3,6V
VCC: 1,7V1,95V
• Temperatura de funcionamento:
️ Comercial: 0°C a +70°C
Indústria (IT): de 40°C a +85°C
• Pacote
¢ TSOP de 48 pinos, tipo 1, CPL2
- VFBGA de 63 bolas.