CY7C1414BV18-200BZC IC SRAM 36MBIT PARALELO 165FBGA Cypress Semiconductor Corp

Descrição funcional

A CY7C1425KV18, a CY7C1412KV18 e a CY7C1414KV18 são SRAMs de 1.8 V sincronizados, equipados com arquitetura QDR II. A arquitetura QDR II consiste em duas portas separadas:a porta de leitura e a porta de gravação para acessar a matriz de memóriaA porta de leitura tem saídas de dados dedicadas para suportar operações de leitura e a porta de gravação tem entradas de dados dedicadas para suportar operações de gravação.

Características

■ Portas de dados de leitura e gravação independentes
¢ Apoia transacções simultâneas
■ Relógio de 333 MHz para banda larga
■ Furação de duas palavras em todos os acessos
■ Interfaces de taxa de dados dupla (DDR) nas portas de leitura e gravação (transmissão de dados a 666 MHz a 333 MHz)
■ Dois relógios de entrada (K e K) para um cronograma DDR preciso
O SRAM utiliza somente bordas ascendentes
■ Dois relógios de entrada para dados de saída (C e C) para minimizar a distorção do relógio e as diferenças de tempo de voo
■ Os relógios de eco (CQ e CQ) simplificam a captura de dados em sistemas de alta velocidade
■ Bus de entrada de endereço multiplexado único fecho de endereço para portas de leitura e gravação
■ Selecção de portas separadas para expansão de profundidade
■ Gravações sincronizadas, com cronograma interno
■ O QDR® II funciona com uma latência de leitura de 1,5 ciclos quando o DOFF é declarado alto
■ Funciona de forma semelhante ao dispositivo QDR I, com uma latência de leitura de 1 ciclo quando o DOFF é afirmado LOW
■ Disponível em configurações × 9, × 18 e × 36
■ Consistência total dos dados, fornecendo os dados mais atualizados
■ VDD do núcleo = 1,8 V (±0,1 V); VDDQ de entrada/saída = 1,4 V para VDD
Suporte à alimentação I/O de 1,5 V e 1,8 V
■ Disponível no pacote FBGA de 165 bolas (13 × 15 × 1,4 mm)
■ Oferecido em pacotes sem e sem Pb
■ Buffers de saída HSTL com acionamento variável
■ Porta de acesso de ensaio compatível com a JTAG 1149.1
■ Localização precisa dos dados através de circuito de bloqueio de fase (PLL)